內(nèi)阻不再是阻值——高頻時確實這么許多設計師沒有意識到實際器件中的寄生誘因會影響它們的值。當頻度達到幾千兆赫茲時，例如內(nèi)阻、電感和電容等基本器件就會呈現(xiàn)出非理想的特點。這些變化在設計混頻器或試
內(nèi)阻不再是阻值——高頻時確實這么
許多設計師沒有意識到實際器件中的寄生誘因會影響它們的值。當頻度達到幾千兆赫茲時，例如內(nèi)阻、電感和電容等基本器件就會呈現(xiàn)出非理想的特點。這些變化在設計混頻器或企圖優(yōu)化供電網(wǎng)路、旁路網(wǎng)路或偏置電路時將顯得十分關(guān)鍵。
我們將在后續(xù)文章中討論電容和電感。如今讓我們討論最常見的阻值。下邊是阻值的理想阻抗曲線電容的電阻會變化嗎，正如你期望的那樣，是一條直線。
圖1：理想阻值的阻抗與頻度之間的關(guān)系曲線表明在所有頻度下阻抗都是相同的值。
如今讓我們考慮一個具有短引線的碳質(zhì)內(nèi)阻。通過降低引線的寄生電感和內(nèi)阻端帽之間的并聯(lián)電容就可以得到下邊這些高頻時的簡化模型。
圖2：典型內(nèi)阻在高頻時的簡化模型，其中包含了并聯(lián)電容和串聯(lián)電感。(引線寬度為1/4英寸的)碳質(zhì)內(nèi)阻的典型串聯(lián)電感為14nH，并聯(lián)電容為1-2pF。
假如繪出這些簡化模型的頻度曲線，你應當會聽到下邊這個理想的阻抗圖。
圖3：實際內(nèi)阻的理想阻抗圖上有幾個不同的點，分別展示了內(nèi)阻主導、電容降低阻抗和電感降低阻抗的特點。
在較低頻率時，圖中的曲線是純阻性的(水平直線)。但隨著頻度的降低電容的電阻會變化嗎，并聯(lián)電容將占主導地位，阻抗開始以20dB/10外頻增長。內(nèi)阻現(xiàn)今弄成了電容，這兒出現(xiàn)了轉(zhuǎn)折點。
圖中還有一個容性檢波等于感性檢波的點。在這個短暫的頓時，阻抗再一次變?yōu)榧冏栊?盡管電阻要小得多)。串聯(lián)諧振就發(fā)生在這個轉(zhuǎn)折點。
在這個點以后，串聯(lián)的引線電感占主導地位，可憐的內(nèi)阻弄成了電感。它的阻抗曲線以20dB/10外頻的斜率上升。
為了幫助說明，我檢測了一個引線寬度為1/4英寸的碳質(zhì)內(nèi)阻，并繪出了下邊這張圖。
圖4：帶短引線的1kΩ碳質(zhì)內(nèi)阻的阻抗檢測圖。
因為圖中只給出了從1MHz到的頻度變化，因而看不到因為串聯(lián)電感而導致的阻抗降低那段曲線。但是在時，你可以聽到1kΩ內(nèi)阻的阻抗早已增長到約730Ω。在時，阻抗只有300Ω了。
雖然在使用串聯(lián)電感為1-2nH、并聯(lián)電容為0.2-0.4pF的典型表貼器件時，高達數(shù)千兆赫茲的頻度也會影響阻抗檢測值。
通過理解實際器件的寄生誘因?qū)ψ杩沟挠绊?，你將明白為什么要保持引線寬度和電路走線盡可能短、為何在高頻設計中表貼器件性能愈發(fā)優(yōu)異。
你遇見過隨著頻度的降低串聯(lián)電感或并行電容改變的情況嗎?這些情況將怎樣影響你的設計性能呢?
