高速電路設計是一個十分復雜的設計過程，在進行高速電路設計時有多個誘因須要加以考慮，這種誘因有時互相對立。如高速元件布局時位置緊靠，雖可以降低延時，但可能形成駐波和明顯的熱效應。因而在設計中，需權衡各誘因，作出全面的折衷考慮；既滿足設計要求，又增加設計復雜度。本文從PCB的布線、布局及高速PCB的設計三個部份進行剖析，介紹高速PCB的可控性與電磁兼容性設計。
第一篇PCB布線
在PCB設計中，布線是完成產品設計的重要步驟，可以說上面的打算工作都是為它而做的，在整個PCB中，以布線的設計過程限定最高，方法最細、工作量最大。PCB布線有單面布線、雙面布線及多層布線。布線的方法也有兩種：手動布線及交互式布線，在手動布線之前，可以用交互式預先對要求比較嚴格的線進行布線，輸入端與輸出端的邊線應避開相鄰平行，以免形成反射干擾。必要時應加相線隔離，兩相鄰層的布線要相互垂直，平行容易形成寄生耦合。
手動布線的布通率，依賴于良好的布局電阻串聯和并聯的算法視頻，布線規則可以預先設定，包括走線的彎曲次數、導通孔的數量、步進的數量等。通常先進行探求式布緯線，快速地把短線連通，之后進行迷宮式布線，先把要布的連線進行全局的布線路徑優化，它可以依照須要斷掉已布的線。并試著重新再布線，以改進總體療效。
對目前肥城度的PCB設計已覺得到貫通孔不太適應了，它浪費了許多寶貴的布線通道，為解決這一矛盾，出現了過孔和埋孔技術，它除了完成了導通孔的作用，還省出許多布線通道使布線過程完成得愈加便捷，愈發流暢，更為健全，PCB板的設計過程是一個復雜而又簡單的過程，要想挺好地把握它，還需廣大電子工程設計人員去自已感受，就能得到其中的精髓。
1電源、地線的處理
即使在整個PCB板中的布線完成得都挺好，但因為電源、地線的考慮不周到而造成的干擾，會使產品的性能增長，有時甚至影響到產品的成功率。所以對電、地線的布線要認真對待，把電、地線所形成的噪聲干擾降到最低限度，以保證產品的質量。
對每位從事電子產品設計的工程人員來說都明白相線與電源線之間噪聲所形成的緣由，現只對減少式抑制噪聲作以敘述：
（1）眾所周知的是在電源、地線之間加起來耦電容。
（2）盡量加寬電源、地線長度，最好是相線比電源線寬，它們的關系是：相線＞電源線＞訊號線，一般訊號線寬為：0.2～0.3mm,最經細長度可達0.05～0.07mm,電源線為1.2～2.5mm對數字電路的PCB可用寬的地導線組成一個回路,即構成一個地網來使用(模擬電路的地不能這樣使用)
（3）用大面積銅層作相線用,在印制板上把沒被用上的地方都與地相聯接作為相線用。或是弄成多層板，電源，相線各占用一層。
2數字電路與模擬電路的共地處理
現今有許多PCB不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混和構成的。因而在布線時就須要考慮它們之間相互干擾問題，非常是相線上的噪聲干擾。
數字電路的頻度高，模擬電路的敏感度強，對訊號線來說，高頻的訊號線盡可能遠離敏感的模擬電路元件，對相線來說，整蠱PCB對外界只有一個結點，所以必須在PCB內部進行處理數、模共地的問題，而在板內部數字地和模擬地實際上是分開的它們之間互不相連，只是在PCB與外界聯接的插口處（如插座等）。數字地與模擬地有一點短接，請注意，只有一個聯接點。也有在PCB上不共地的，這由系統設計來決定。
3訊號線在在電（地）層的布線處理
訊號線布在電（地）層上在多層印制板布線時，因為在訊號線層沒有布完的線剩下早已不多，再多加層數都會導致浪費也會給生產降低一定的工作量，成本也相應降低了，為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應考慮用電源層，其次才是基巖。由于最好是保留巖體的完整性。
4大面積導體中聯接腿的處理
在大面積的接地（電）中，常用元元件的腿與其聯接，對聯接腿的處理須要進行綜合的考慮，就電氣性能而言，器件腿的螺孔與銅面滿接為好，但對器件的點焊裝配就存在一些不良隱患如：①焊接須要大功率加熱器。②容易導致漏光點。所以兼具電氣性能與工藝須要，弄成十字花過孔，稱之為熱隔離（heat）也稱熱過孔（），這樣，可使在點焊時因截面過于散熱而形成漏光點的可能性大大降低。多層板的接電（地）層腿的處理相同。
5布線中網路系統的作用
在許多CAD系統中，布線是根據網路系統決定的。網格過密，通路其實有所降低，但步進太小，圖場的數據量過大，這必然對設備的存儲空間有更高的要求，同時也對象計算機類電子產品的運算速率有極大的影響。而有些通路是無效的，如被器件腿的螺孔占用的或被安裝孔、定們孔所占用的等。網格過疏，通路太少對布通率的影響極大。所以要有一個明暗合理的網格系統來支持布線的進行。
標準元元件雙腳之間的距離為0.1英寸(2.54mm),所以網格系統的基礎通常就定為0.1英寸(2.54mm)或大于0.1英寸的整倍數，如：0.05英寸、0.025英寸、0.02英寸等。
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6設計規則檢測（DRC）
布線設計完成后，需認真復查布線設計是否符合設計者所制訂的規則，同時也需確認所制訂的規則是否符合印制板生產工藝的需求，通常檢測有如下幾個方面：
（1）線與線，線與器件螺孔，線與貫通孔，器件過孔與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產要求。
（2）電源線和相線的長度是否合適，電源與相線之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓相線加寬的地方。
（3）對于關鍵的訊號線是否采取了最佳舉措，如厚度最短，加保護線，輸入線及輸出線被顯著地分開。
（4）模擬電路和數字電路部份，是否有各自獨立的相線。
（5）后加在PCB中的圖形（如圖標、注標）是否會導致訊號漏電。
（6）對一些不理想的線形進行更改。
（7）在PCB上是否加有工藝線？阻焊是否符合生產工藝的要求，阻焊規格是否合適，字符標志是否壓在元件過孔上，以免影響電裝質量。
（8）多層板中的電源巖體的外框邊沿是否縮小，如電源巖體的銅帶漏出板外容易導致漏電。
第二篇PCB布局
在設計中，布局是一個重要的環節。布局結果的優劣將直接影響布線的療效，因而可以這樣覺得，合理的布局是PCB設計成功的第一步。
布局的形式分兩種，一種是交互式布局，另一種是手動布局，通常是在手動布局的基礎上用交互式布局進行調整，在布局時還可依據走線的情況隔壁電路進行再分配，將兩個門電路進行交換，使其成為以便布線的最佳布局。在布局完成后，還可對設計文件及有關信息進行返回標明于原理圖，致使PCB板中的有關信息與原理圖相一致，便于在今后的建卡、更改設計能同步上去,同時對模擬的有關信息進行更新，致使能對電路的電氣性能及功能進行板級驗證。
1考慮整體美觀
一個產品的成功與否，一是要重視內在質量，二是兼具整體的美觀，二者都較完美才會覺得該產品是成功的。在一個PCB板上，器件的布局要求要均衡，明暗有序，不能頭重腳輕或一頭沉。
2布局的檢測
印制板規格是否與加工圖紙規格相符？能夠符合PCB制造工藝要求？有無定位標記？
器件在二維、三維空間上有無沖突？
器件布局是否明暗有序，排列整齊？是否全部布完？
需時常更換的器件能夠便捷的更換？插件板插入設備是否便捷？
熱敏器件與發熱器件之間是否有適當的距離？
調整可調器件是否便捷？
在須要散熱的地方，裝了散熱器沒有？空氣流是否通暢？
訊號流程是否順暢且互連最短？
插座、插座等與機械設計是否矛盾？
線路的干擾問題是否有所考慮？
第三篇高速PCB設計
（一）、電子系統設計所面臨的挑戰
隨著系統設計復雜性和集成度的大規模提升，電子系統設計師們正在從事以上的電路設計，總線的工作頻度也早已達到或則超過50MHZ，有的甚至超過。目前約50%的設計的時鐘頻度超過50MHz，將近20%的設計顯存超過。
當系統工作在50MHz時，將形成傳輸線效應和訊號的完整性問題；而當系統時鐘達到時，除非使用高速電路設計知識，否則基于傳統方式設計的PCB將難以工作。因而，高速電路設計技術早已成為電子系統設計師必須采取的設計手段。只有通過使用高速電路設計師的設計技術，能夠實現設計過程的可控性。
（二）、什么是高速電路
一般覺得假如數字邏輯電路的頻度達到或則超過45MHZ~50MHZ，但是工作在這個頻度之上的電路早已占到了整個電子系統一定的分量（例如說１／３），就稱為高速電路。
實際上電阻串聯和并聯的算法視頻，訊號邊緣的紋波頻度比訊號本身的頻度高，是訊號快速變化的上升沿與增長沿（或稱訊號的跳變）引起了訊號傳輸的非預期結果。為此，一般約定倘若線傳播延時小于1/2數字訊號驅動端的上升時間，則覺得這種訊號是高速訊號并形成傳輸線效應。
訊號的傳遞發生在訊號狀態改變的頓時，如上升或增長時間。訊號從驅動端到接收端經過一段固定的時間，假如傳輸時間大于1/2的上升或增長時間，這么來自接收端的反射訊號將在訊號改變狀態之前抵達驅動端。反之，反射訊號將在訊號改變狀態以后抵達驅動端。假如反射訊號很強，疊加的波形就有可能會改變邏輯狀態。
（三）、高速訊號的確定
前面我們定義了傳輸線效應發生的前提條件，然而怎樣獲知線延時是否小于1/2驅動端的訊號上升時間？通常地，訊號上升時間的典型值可通過元件指南給出，而訊號的傳播時間在PCB設計中由實際布線厚度決定。右圖為訊號上升時間和容許的布線寬度(延時)的對應關系。
PCB板上每單位英寸的延時為0.167ns.。并且，假如盲孔多，元件管腳多，網線上設置的約束多，延時將減小。一般高速邏輯元件的訊號上升時間大概為0.2ns。假如板上有GaAs芯片，則最大布線寬度為7.62mm。
設Tr為訊號上升時間，Tpd為訊號線傳播延時。假如Tr≥4Tpd，訊號落在安全區域。假如2Tpd≥Tr≥4Tpd，訊號落在不確定區域。假如Tr≤2Tpd，訊號落在問題區域。對于落在不確定區域及問題區域的訊號，應當使用高速布線方式。
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（四）、什么是傳輸線
PCB板上的走線可等效為右圖所示的串聯和并聯的電容、電阻和電感結構。串聯內阻的典型值0.25-0.55ohms/foot，由于絕緣層的緣故，并聯內阻電阻一般很高。將寄生內阻、電容和電感加到實際的PCB連線中以后，連線上的最終阻抗稱為特點阻抗Zo。線徑越寬，距電源/地越近，或隔離層的介電常數越高，特點阻抗就越小。假如傳輸線和接收端的阻抗不匹配，這么輸出的電壓訊號和訊號最終的穩定狀態將不同，這就導致訊號在接收端形成反射，這個反射訊號將傳回信號發射端并再度反射回去。隨著能量的減緩反射訊號的幅度將減少，直至訊號的電流和電流達到穩定。這些效應被稱為振蕩，訊號的振蕩在訊號的上升沿和增長沿常常可以見到。
（五）、傳輸線效應
基于上述定義的傳輸線模型，歸納上去，傳輸線會對整個電路設計帶來以下效應。
5.1反射訊號
假如一根走線沒有被正確終結(終端匹配)，這么來自于驅動端的訊號脈沖在接收端被反射，因而引起不預期效應，使訊號輪廓失真。當失真變型十分明顯時可引起多種錯誤，導致設計失敗。同時，失真變型的訊號對噪音的敏感性降低了，也會導致設計失敗。假如上述情況沒有被足夠考慮，EMI將明顯降低，這就不單單影響自身設計結果，就會導致整個系統的失敗。反射訊號形成的主要緣由：過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。
5.2延時和時序錯誤
訊號延時和時序錯誤表現為：訊號在邏輯電平的高與低門限之間變化時保持一段時間訊號不跳變。過多的訊號延時可能造成時序錯誤和元件功能的混亂。一般在有多個接收端時會出現問題。電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。訊號延時形成的緣由：驅動過載，走線過長。
5.3多次跨越邏輯電平門限錯誤
訊號在跳變的過程中可能多次跨越邏輯電平門限因而造成這一類型的錯誤。多次跨越邏輯電平門限錯誤是訊號振蕩的一種特殊的方式，即訊號的振蕩發生在邏輯電平門限附近，多次跨越邏輯電平門限會造成邏輯功能衰弱。反射訊號形成的緣由：過長的走線，未被終結的傳輸線，過量電容或電感以及阻抗失配。
5.4過沖與下沖
過沖與下沖來始于走線過長或則訊號變化太快兩方面的誘因。其實大多數器件接收端有輸入保護晶閘管保護，但有時這種過沖電平會遠遠超過器件電源電流范圍，毀壞元元件。
5.5雜訊
雜訊表現為在一根訊號線上有訊號通過時，在PCB板上與之相鄰的訊號線上都會感應出相關的訊號，我們稱之為頻域。訊號線距離相線越近，線寬度越大，形成的雜訊訊號越小。異步訊號和時鐘訊號更容易形成駐波。因而解擁塞的方式是移開發生擁塞的訊號或屏蔽被嚴重干擾的訊號。
5.6電磁幅射
EMI(-)即電磁干擾，形成的問題包含過量的電磁幅射及對電磁幅射的敏感性兩方面。EMI表現為當數字系統加電運行時，會對周圍環境幅射電磁波，進而干擾周圍環境中電子設備的正常工作。它形成的主要誘因是電路工作頻度太高以及布局布線不合理。目前已有進行EMI仿真的軟件工具，但EMI仿真器都很高昂，仿真參數和邊界條件設置又很困難，這將直接影響仿真結果的確切性和實用性。最一般的做法是將控制EMI的各項設計規則應用在設計的每一環節，實現在設計各環節上的規則驅動和控制。
（六）、避免傳輸線效應的方式
針對上述傳輸線問題所引入的影響，我們從以下幾方面說說控制這種影響的方式。
6.1嚴格控制關鍵網線的走線寬度
假如設計中有高速跳變的邊緣，就必須考慮到在PCB板上存在傳輸線效應的問題。現今普遍使用的很高時鐘頻度的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：假若采用CMOS或TTL電路進行設計，工作頻度大于10MHz，布線厚度應不小于7英寸。工作頻度在50MHz布線厚度應不小于1.5英寸。假如工作頻度達到或超過75MHz布線厚度應在1英寸。對于GaAs芯片最大的布線厚度應為0.3英寸。若果超過這個標準，就存在傳輸線的問題。
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6.2合理規劃走線的拓撲結構
解決傳輸線效應的另一個方式是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指一根網線的布線次序及布線結構。當使用高速邏輯元件時，除非走線分支寬度保持很短，否則邊緣快速變化的訊號將被訊號主干走線上的分支走線所扭曲。一般情形下，PCB走線采用兩種基本拓撲結構，即菊花鏈(DaisyChain)布線和星形(Star)分布。
對于菊花鏈布線，布線從驅動端開始，依次抵達各接收端。假如使用串聯內阻來改變訊號特點，串聯內阻的位置應當靠近驅動端。在控制走線的高次紋波干擾方面，菊花鏈走線療效最好。但這些走線形式布通率最低，不容易100%布通。實際設計中，我們是使菊花鏈布線中分支寬度盡可能短，安全的寬度值應當是：StubDelay