摘要：為同時完成4個矢量參數的相關檢測，反演水面風場，提出了新型數字相關器的設計方式。結合高速數字相關器在數字極化幅射計中的應用，介紹了高速數據取樣和相關處理系統。通過兩片高速A/D轉換器()同步取樣東路訊號，取樣結果通過公司新一代現場可編程門陣列(FPGA)-芯片作相關運算，相關結果通過并口上傳到計算機，詳盡介紹了系統各個部份的插口電路和時序控制的設計。系統可以實現東路訊號最高1.5GHz取樣率的相關估算。
0序言
海洋表面風場的研究在氣象學、海洋學、氣候學中有著非常重要的意義。全極化幅射計的新技術特征是，同時使用多路相關技術，對水平和垂直極化訊號進行相關處理，形成反演水面風場模型所需的熱阻。修正的矢量可以拿來描述空間中幅射場的二階統計特點。修正的矢量中的元素以亮溫K作為單位，如下式所示。
通過垂直和水平極化兩路訊號的相關運算可以得到4個參數。目前應用的極化幅射計，大多用模擬相關器。并且隨著對風場檢測精度的要求越來越高，模擬加法元件早已滿足不了要求。數字極化幅射計是指借助數字相關器來實現兩個極化通道的自相關和互相關處理。數字相關器與模擬相關器相比，主要特征是能否用資源換速率，借助超大規模集成電路技術實現全并行寬帶數字相關處理。數字相關器對模擬訊號進行取樣，之后量化的數據作相關運算。依據乃奎斯特取樣定理，取樣頻度必須小于等于兩倍被取樣訊號帶寬，能夠防止信息的損失。這就促使取樣電路工作在很高的頻度上，對電路的精度和可靠性提出了很高的要求。本文介紹了一種高頻高可靠性的訊號取樣和相關處理系統。本系統中高速ADC采用NS公司的，它具有高精度和低幀率等優點，可以工作在最高取樣率1.5GHz。FPGA芯片具有容積小，集成度高，幀率低等特性。數據接收和相關估算以FPGA為核心完成。
1數字相關器設計方案
訊號采集模塊中，兩片同時完成東路訊號的取樣。ADC輸出數據為LVDS模式，單個ADC主頻32bit，采用并行輸出。采用公司FPGA-實現對2個ADC輸出數據的接收和相關運算處理。FPGA還要實現對兩個ADC的復位控制，同步復位可以觸發兩個ADC同步工作。本方案設計中采用高速時鐘驅動器對取樣時鐘進行驅動，確保抵達兩路ADC的取樣時鐘訊號的相位一致性。FPGA估算的相關結果通過并口上傳到PC機。系統框圖如圖1所示。
2ADC及外圍電路2.1ADC
ADC采用兩片芯片。印度國家半導體公司的高速ADC-[3]是一款高性能的模/數轉換芯片，典型幀率1.9W。本數字相關器中，每位通道取樣率1.5GHz，8bit幀率，全功率帶寬1.7GHz。通過管腳配置設定輸入峰峰值為870Mv。ADC上電231個取樣時鐘周期之后手動校正。
DCLK獻給外部元件來鎖存數據。DCLK工作在DDR傳輸模式。ADC內部做1：，輸出時鐘為取樣時鐘的二分頻。這些方法減少步入FPGA的時鐘速度為取樣頻度的1/4，為高速相關估算提供便捷。OR管腳為高電平，指示輸入超出阻值。將OR聯接到FPGA并驅動FPGA的外接LED。圖2為ADC功能框圖。
2.2時鐘控制
須要一個差分時鐘輸入。兩個ADC的取樣時鐘須要嚴格同步，以達到其幅相一致性的要求。設計中時鐘通過時鐘驅動分出兩路同相差分時鐘。ADI公司的高性能時鐘驅動芯片輸入電平為、LVDS，輸出訊號為、LVDS、CMOS電平。采用兩路電平輸出交流耦合到兩片ADC，最高輸出1.6GHz頻度，如圖3所示為其輸出端電路。
2.3ADC復位
兩個ADC的同步復位是保證ADC同步工作的主要方式。是ADC的復位管腳。一個正脈沖可以復位和同步多片ADC的DCLK輸出。復位訊號必須持續4個取樣時鐘周期以上復位才有效。如圖4所示，trpw起碼為4個取樣時鐘周期。由FPGA控制管腳實現對兩片ADC的同時復位。恢復時間Tad為3.5ns。
2.4ADC與FPGA插口電路PCB設計
FPGA-是推出的第五代產品，IO口可以接收高達1.25GHz的LVDS輸入。每片ADC輸出的取樣訊號，同步時鐘DCLK和取樣溢出訊號OR都是LVDS電平傳輸。LVDS的驅動器由電壓源組成，電壓一般為3.5mA。當驅動器翻轉時，改變了流經端接內阻的電壓方向，因而形成有效的邏輯1和邏輯0狀態。LVDS具有超高速、低噪音和超低幀率的優點。同時LVDS在走線的布局的時侯須要注意到以下幾點。
(1)盡量保持LVDS線的等長和平行，本設計采用4mils寬和寬度的走線，提高了接收器的串擾抑制能力。
(2)高速訊號線在滿足條件的情況下，加入端接匹配以降低或清除反射，減少雜訊。
(3)對于微帶線和帶狀線傳輸，走線高度在低于平面層10mil以內。
(4)多層走線相鄰兩層腰線盡量互相垂直，或走斜線，大面積的電源層和大面積的基巖要相仿，電源和地之間產生電容，起到混頻作用。
(5)確保每一個訊號層相鄰一個平面層。傳輸線將臨近的參考平面層作為傳輸線的第二導體或則稱作訊號的返回通道。確保傳輸線的特點阻抗一致。假如訊號傳輸特點阻抗一致訊號可以平穩的往前傳播，假如阻抗發生變化，訊號中的一部份都會往前反射，訊號傳輸連續性遭到破壞。
3FPGA設計
-5采用65nm工藝，與前一代相比，速率提升30%，邏輯容量降低65%。同時動態幀率增加了35%。數據以的速度步入FPGA，時鐘速度是。為增加數據運算的速率促使FPGA工作愈加穩定，輸入的LVDS取樣訊號和差分時鐘首先通過bufer轉化成推挽訊號，此后步入多路復用模塊。將取樣數據做1：2的demux，即積累兩個時間點的取樣值再輸出到下一個單元。同時須要將輸入的控制時鐘做二分頻。分頻的工作由中的DCM時鐘驅動模塊完成。通過DCM模塊除了能對時鐘進行同步、移相、分頻和外頻等變換，但是可以使全局時鐘的輸出達到無晃動延后。FPGA中高精度相位和頻度調節主要是采用IBUFG+DCM+BUFG來實現[7]。IBUFG和BUFG都是FPGA里全局時鐘。圖5為DCM形成二分頻的結構簡圖，RST是DCM的復位訊號，起碼3個輸入時鐘周期的高電平可以復位DCM。在程序配置之后，設計FPGA手動觸發一次RST訊號，此后將放在低電平。
經過demux后的取樣值在分頻后的時鐘驅動下步入乘法器和累加器模塊。用FPGA里的IP模塊設計8bit寬乘法器，當使用-3級別的芯片時其估算速率最高達到。通過VHDL編程實現48bit寬累加器。通過IP核設計8bit1024同步FIFO。如圖6為FPGA中數據流程結構框圖。
數據累加10ms(可控制)通過并口輸出到PC機。相關結果根據自相關1，自相關2，互相關實部，互相關虛部次序輸出。通過狀態機編程控制端口輸出次序。圖7為FPGA中狀態機控制輸出時序流程圖。
4結束語
本文詳盡介紹了基于高檔FPGA-和高速A/D轉換芯片的相關系統設計。和模擬相關器相比，數字相關器沒有通道互藕，一致性較好。提出的新型數字相關器可以同時完成4個參數高精度檢測，取樣量化精度8bits。同時此相關系統速率達到1.5GHz，可以滿足1.5.GHz寬帶IQ訊號的相關處理。系統還具有容積小，使用靈活和幀率低等特征。整體幀率在15W以內。基于高速ADC和的數字相關器設計方案還可以進一步拓展帶寬。隨著高速ADC和FPGA芯片的發展，帶寬更高的數字相關器可以參考本設計方案，采用相同的結構和FPGA數據處理方式。
摘要：為同時完成4個矢量參數的相關檢測，反演水面風場，提出了新型數字相關器的設計方式。結合高速數字相關器在數字極化幅射計中的應用，介紹了高速數據取樣和相關處理系統。通過兩片高速A/D轉換器()同步取樣東路訊號，取樣結果通過公司新一代現場可編程門陣列(FPGA)-芯片作相關運算，相關結果通過并口上傳到計算機，詳盡介紹了系統各個部份的插口電路和時序控制的設計。系統可以實現東路訊號最高1.5GHz取樣率的相關估算。
0序言
海洋表面風場的研究在氣象學、海洋學、氣候學中有著非常重要的意義。全極化幅射計的新技術特征是，同時使用多路相關技術，對水平和垂直極化訊號進行相關處理，形成反演水面風場模型所需的熱阻。修正的矢量可以拿來描述空間中幅射場的二階統計特點。修正的矢量中的元素以亮溫K作為單位，如下式所示。
通過垂直和水平極化兩路訊號的相關運算可以得到4個參數。目前應用的極化幅射計，大多用模擬相關器。并且隨著對風場檢測精度的要求越來越高，模擬加法元件早已滿足不了要求。數字極化幅射計是指借助數字相關器來實現兩個極化通道的自相關和互相關處理。數字相關器與模擬相關器相比，主要特征是能否用資源換速率，借助超大規模集成電路技術實現全并行寬帶數字相關處理。數字相關器對模擬訊號進行取樣，之后量化的數據作相關運算。依據乃奎斯特取樣定理，取樣頻度必須小于等于兩倍被取樣訊號帶寬，能夠防止信息的損失。這就促使取樣電路工作在很高的頻度上，對電路的精度和可靠性提出了很高的要求。本文介紹了一種高頻高可靠性的訊號取樣和相關處理系統。本系統中高速ADC采用NS公司的，它具有高精度和低幀率等優點，可以工作在最高取樣率1.5GHz。FPGA芯片具有容積小，集成度高，幀率低等特性。數據接收和相關估算以FPGA為核心完成。
1數字相關器設計方案
訊號采集模塊中，兩片同時完成東路訊號的取樣。ADC輸出數據為LVDS模式信號與信息處理，單個ADC主頻32bit，采用并行輸出。采用公司FPGA-實現對2個ADC輸出數據的接收和相關運算處理。FPGA還要實現對兩個ADC的復位控制，同步復位可以觸發兩個ADC同步工作。本方案設計中采用高速時鐘驅動器對取樣時鐘進行驅動，確保抵達兩路ADC的取樣時鐘訊號的相位一致性。FPGA估算的相關結果通過并口上傳到PC機。系統框圖如圖1所示。
2ADC及外圍電路2.1ADC
ADC采用兩片芯片。印度國家半導體公司的高速ADC-[3]是一款高性能的模/數轉換芯片，典型幀率1.9W。本數字相關器中，每位通道取樣率1.5GHz信號與信息處理，8bit幀率，全功率帶寬1.7GHz。通過管腳配置設定輸入峰峰值為870Mv。ADC上電231個取樣時鐘周期之后手動校正。
DCLK獻給外部元件來鎖存數據。DCLK工作在DDR傳輸模式。ADC內部做1：，輸出時鐘為取樣時鐘的二分頻。這些方法減少步入FPGA的時鐘速度為取樣頻度的1/4，為高速相關估算提供便捷。OR管腳為高電平，指示輸入超出阻值。將OR聯接到FPGA并驅動FPGA的外接LED。圖2為ADC功能框圖。
2.2時鐘控制
須要一個差分時鐘輸入。兩個ADC的取樣時鐘須要嚴格同步，以達到其幅相一致性的要求。設計中時鐘通過時鐘驅動分出兩路同相差分時鐘。ADI公司的高性能時鐘驅動芯片輸入電平為、LVDS，輸出訊號為、LVDS、CMOS電平。采用兩路電平輸出交流耦合到兩片ADC，最高輸出1.6GHz頻度，如圖3所示為其輸出端電路。
2.3ADC復位
兩個ADC的同步復位是保證ADC同步工作的主要方式。是ADC的復位管腳。一個正脈沖可以復位和同步多片ADC的DCLK輸出。復位訊號必須持續4個取樣時鐘周期以上復位才有效。如圖4所示，trpw起碼為4個取樣時鐘周期。由FPGA控制管腳實現對兩片ADC的同時復位。恢復時間Tad為3.5ns。
2.4ADC與FPGA插口電路PCB設計
FPGA-是推出的第五代產品，IO口可以接收高達1.25GHz的LVDS輸入。每片ADC輸出的取樣訊號，同步時鐘DCLK和取樣溢出訊號OR都是LVDS電平傳輸。LVDS的驅動器由電壓源組成，電壓一般為3.5mA。當驅動器翻轉時，改變了流經端接內阻的電壓方向，因而形成有效的邏輯1和邏輯0狀態。LVDS具有超高速、低噪音和超低幀率的優點。同時LVDS在走線的布局的時侯須要注意到以下幾點。
(1)盡量保持LVDS線的等長和平行，本設計采用4mils寬和寬度的走線，提高了接收器的串擾抑制能力。
(2)高速訊號線在滿足條件的情況下，加入端接匹配以降低或清除反射，減少雜訊。
(3)對于微帶線和帶狀線傳輸，走線高度在低于平面層10mil以內。
(4)多層走線相鄰兩層腰線盡量互相垂直，或走斜線，大面積的電源層和大面積的基巖要相仿，電源和地之間產生電容，起到混頻作用。
(5)確保每一個訊號層相鄰一個平面層。傳輸線將臨近的參考平面層作為傳輸線的第二導體或則稱作訊號的返回通道。確保傳輸線的特點阻抗一致。假如訊號傳輸特點阻抗一致訊號可以平穩的往前傳播，假如阻抗發生變化，訊號中的一部份都會往前反射，訊號傳輸連續性遭到破壞。
3FPGA設計
-5采用65nm工藝，與前一代相比，速率提升30%，邏輯容量降低65%。同時動態幀率增加了35%。數據以的速度步入FPGA，時鐘速度是。為增加數據運算的速率促使FPGA工作愈加穩定，輸入的LVDS取樣訊號和差分時鐘首先通過bufer轉化成推挽訊號，此后步入多路復用模塊。將取樣數據做1：2的demux，即積累兩個時間點的取樣值再輸出到下一個單元。同時須要將輸入的控制時鐘做二分頻。分頻的工作由中的DCM時鐘驅動模塊完成。通過DCM模塊除了能對時鐘進行同步、移相、分頻和外頻等變換，但是可以使全局時鐘的輸出達到無晃動延后。FPGA中高精度相位和頻度調節主要是采用IBUFG+DCM+BUFG來實現[7]。IBUFG和BUFG都是FPGA里全局時鐘。圖5為DCM形成二分頻的結構簡圖，RST是DCM的復位訊號，起碼3個輸入時鐘周期的高電平可以復位DCM。在程序配置之后，設計FPGA手動觸發一次RST訊號，此后將放在低電平。
經過demux后的取樣值在分頻后的時鐘驅動下步入乘法器和累加器模塊。用FPGA里的IP模塊設計8bit寬乘法器，當使用-3級別的芯片時其估算速率最高達到。通過VHDL編程實現48bit寬累加器。通過IP核設計8bit1024同步FIFO。如圖6為FPGA中數據流程結構框圖。
數據累加10ms(可控制)通過并口輸出到PC機。相關結果根據自相關1，自相關2，互相關實部，互相關虛部次序輸出。通過狀態機編程控制端口輸出次序。圖7為FPGA中狀態機控制輸出時序流程圖。
4結束語
本文詳盡介紹了基于高檔FPGA-和高速A/D轉換芯片的相關系統設計。和模擬相關器相比，數字相關器沒有通道互藕，一致性較好。提出的新型數字相關器可以同時完成4個參數高精度檢測，取樣量化精度8bits。同時此相關系統速率達到1.5GHz，可以滿足1.5.GHz寬帶IQ訊號的相關處理。系統還具有容積小，使用靈活和幀率低等特征。整體幀率在15W以內。基于高速ADC和的數字相關器設計方案還可以進一步拓展帶寬。隨著高速ADC和FPGA芯片的發展，帶寬更高的數字相關器可以參考本設計方案，采用相同的結構和FPGA數據處理方式。