大家都知道，制作PCB就是將設(shè)計好的原理圖變成真正的PCB電路板。 請不要低估這個過程。 有很多東西原則上是可行的，但在項目中卻沒有實現(xiàn)，或者是別人能實現(xiàn)，但別人卻做不到的事情。 因此，制作一塊PCB板并不難，但制作一塊好的PCB板卻不是一件容易的事。
微電子領(lǐng)域的兩大難點在于高頻信號和弱信號的處理。 對此，PCB制造水平就顯得尤為重要。 相同的原理設(shè)計、相同的元件、不同人制作的PCB具有相同的特性。 結(jié)果不同，那么怎樣才能做出好的PCB板呢？
根據(jù)往年的經(jīng)驗，我想從以下幾個方面談?wù)勎业南敕ǎ?span style="display:none">9wt物理好資源網(wǎng)(原物理ok網(wǎng))
首先要明確設(shè)計目標(biāo)
在接到設(shè)計任務(wù)時，首先要明確其設(shè)計目標(biāo)，是普通PCB板、高頻PCB板、小信號處理PCB板，還是高頻小信號處理兼具的PCB板。 如果是普通的PCB板，只要布局布線合理整齊，機械規(guī)格準(zhǔn)確，如果有中負(fù)載線和長線，必須采用一定的手段來處理，以減少負(fù)載。
當(dāng)板上有超過40MHz的信號線時，必須特別考慮此類信號線，如線間噪聲等問題。 如果頻率較高，對布線的寬度會有更嚴(yán)格的限制。 根據(jù)分布參數(shù)網(wǎng)絡(luò)理論，高速電路及其連接之間的相互作用是決定性因素，在系統(tǒng)設(shè)計中不可忽視。 隨著柵極傳輸速率的增加，信號線上的阻力也會相應(yīng)減小，相鄰信號線之間的噪聲也會成反比減小。 一般高速電路的幀率和散熱量也很大。 PCB 應(yīng)該引起足夠的重視。
當(dāng)板上有毫伏級甚至微伏級的微弱信號時，需要特別小心這條信號線。 因為小信號太弱，特別容易受到其他強信號的干擾。 屏蔽措施通常是必要的。 否則噪音會大大降低。 因此，當(dāng)有用信號被噪聲吞噬時，就無法有效地提取出來。
單板的調(diào)試也應(yīng)該在設(shè)計階段就考慮到。 測試點的數(shù)學(xué)位置、測試點的隔離度等激勵因素不能忽視，因為一些小信號和高頻信號無法直接加到探頭上進行檢測。
據(jù)悉，還應(yīng)考慮其他相關(guān)激勵措施，例如電路板的層數(shù)、所用元件的封裝外觀以及電路板的機械硬度。 在制作PCB板之前，有必要了解設(shè)計的設(shè)計目標(biāo)。
2、了解元器件的功能對布局布線的要求
我們知道，一些特殊器件對于布局和布線有特殊要求，例如LOTI和APH使用的模擬信號放大器。 模擬信號放大器需要穩(wěn)定的電源和低紋波。 模擬小信號部分應(yīng)盡量遠離功率元件。 在OTI板上，小信號放大部分還專門配備了屏蔽罩，用于屏蔽雜散電磁干擾。
NTOI板上使用的GLINK芯片采用ECL工藝，幀率高且發(fā)熱嚴(yán)重，布局時必須特別考慮散熱問題。 如果采用自然散熱，GLINK芯片必須放置在空氣流通比較順暢的地方，并且散發(fā)的熱量不能對其他芯片產(chǎn)生太大的影響。 如果板上裝有揚聲器或其他大功率元件，可能會對電源造成嚴(yán)重污染，這一點也應(yīng)引起足夠的重視。
三元組件布局注意事項
考慮元件布局的第一個原因是電氣性能。 盡可能將連接緊密的組件放在一起。 特別是對于一些高速線路，在布置電源信號和小信號元件時，需要使其盡可能短。 分開。 在滿足電路性能的前提下，還需要考慮元件擺放整齊、美觀，以便進行測試。 電路板的機械規(guī)格和插頭的位置也需要仔細(xì)考慮。
高速系統(tǒng)中接地和互連線上的傳輸延遲時間也是系統(tǒng)設(shè)計中首先要考慮的因素。 信號線上的傳輸時間對整個系統(tǒng)速率影響很大，特別是對于高速ECL電路。 雖然集成電路塊本身速率很高，但由于背板上采用普通互連線（每30cm長度約30cm，延遲量為2ns）減少了延遲時間，可以大大降低系統(tǒng)速率。
移位寄存器和同步計數(shù)器等同步工作部件最好放在同一塊插件板上。 由于時鐘信號到不同插??卡的傳輸延遲時間不相等，因此可能會導(dǎo)致移位寄存器出現(xiàn)錯誤。 對于一塊板來說，同步至關(guān)重要，從公共時鐘源到每個插件板的時鐘線必須具有相同的粗細(xì)。
四對接線注意事項
隨著OTNI和星型光纖網(wǎng)絡(luò)的設(shè)計完成，將會有更多帶有高速信號線的板卡需要設(shè)計。 這里將介紹高速線路的一些基本概念。
傳輸線
印刷電路板上的任何“長”信號路徑都可以視為傳輸線。 如果線路的傳播延遲時間比信號的上升時間短得多，那么信號上升期間產(chǎn)生的所有反射都將被吞噬。 過沖、反沖和振鈴不再存在。 對于目前的大多數(shù)MOS電路來說，由于單次傳輸延遲時間與上升時間的比值要大得多，所以走線可以長達數(shù)米，而不會造成信號失真。 用于更快的邏輯電路，特別是超高速ECL。
對于集成電路來說，由于邊沿速率較快，如果不采取其他措施，走線的寬度必須大大縮短，以保持信號的完整性。
有兩種方法可以使高速電路在相對較長的線路上工作而不會出現(xiàn)嚴(yán)重的波形失真。 TTL 使用肖特基晶閘管鉗位快速增長的邊沿，從而將過沖鉗位到低于地電位的三極管壓降。 這減少了先前反沖的幅度，較慢的上升沿允許過沖，但它會被處于電平“H”狀態(tài)的電路相對較高的輸出阻抗（50-80Ω）所衰減。 據(jù)悉，由于“H”級狀態(tài)具有較高的抗干擾能力，因此反沖問題并不是很突出。 對于HCT系列元件，如果采用肖特基晶閘管鉗位和串聯(lián)內(nèi)阻端接的組合，其改善的功效將更加明顯。
當(dāng)沿信號線存在扇出時，上述 TTL 整形方法在更高的比特率和更快的邊沿速率下變得有些不足。 由于線路中存在反射波，它們往往會在低位速下合成，導(dǎo)致信號嚴(yán)重失真，抗干擾能力增強。 因此，為了解決反射問題，ECL系統(tǒng)中一般采用另一種方法：線路阻抗匹配法。 通過這些方式可以控制反射并保證信號完整性。
嚴(yán)格來說，對于邊沿速率較慢的傳統(tǒng) TTL 和 CMOS 組件來說，傳輸線并不是非常必要。 對于邊緣速率更快的高速 ECL 元件來說，傳輸線也并不總是必需的。 當(dāng)使用傳輸線時，它們的優(yōu)點是能夠預(yù)測線路的信噪比并通過阻抗匹配控制反射和振蕩。
1. 決定是否使用輸電線路有五個基本原因。 他們是：
(1)系統(tǒng)信號的邊沿速度；
(2) 連接距離；
(3) 容性負(fù)載（扇出多少）；
(4)內(nèi)部阻性負(fù)載(線路的端接形式)；
(5) 允許反沖率和超調(diào)率（交流抗擾度的增加程度）。
2、傳輸線的幾種類型
(1)同軸電纜和雙絞線：常用于系統(tǒng)之間的連接。 同軸電纜的特性阻抗一般為50Ω、75Ω，雙絞線一般為110Ω。
(2)印制板上的微帶線
微帶線是通過電介質(zhì)與接地層隔開的帶狀導(dǎo)體（信號線）。 只要線路的長度、寬度、距地平面的距離可控，其特性阻抗也是可控的。 微帶線的特性阻抗Z0為：
(3)印制板中的帶狀線
帶狀線是放置在兩個導(dǎo)電平面之間的電介質(zhì)中間的銅箔線。 如果線路的長度和厚度、介質(zhì)的介電常數(shù)以及兩個導(dǎo)電平面之間的距離是可控的，那么線路的特性阻抗也是可控的。 帶狀線的特性阻抗為：
3. 端接傳輸線
當(dāng)線路的接收端端接一個等于線路特性阻抗的電阻時，該傳輸線稱為并聯(lián)終端連接。 它主要用于獲得最佳的電氣性能，包括驅(qū)動分布式負(fù)載。
有時為了節(jié)省功耗，會在終端電阻上串聯(lián)一個104電容，生成交流終端電路，可以有效減少直流損耗。
在驅(qū)動器和傳輸線之間串聯(lián)一個內(nèi)阻串聯(lián)和并聯(lián)電路圖和實物圖，并且線路末端不再連接到終端的內(nèi)阻。 這些端接方法稱為串聯(lián)端接。 較長線路上的過沖和振鈴可以通過串聯(lián)阻尼或串聯(lián)端接技術(shù)來控制。 串聯(lián)阻尼是通過與驅(qū)動門輸出串聯(lián)的小電阻（通常為10至75Ω）來實現(xiàn)的。 這些阻尼振動方法適合與特性阻抗受控制的線路結(jié)合使用（例如背板布線、沒有接地層的電路板以及大多數(shù)繞組線等）。
串聯(lián)內(nèi)阻值與電路（驅(qū)動器柵極）的輸出阻抗之和等于串聯(lián)終止時傳輸線的特性阻抗。 串聯(lián)的缺點是終端只能使用集總負(fù)載，傳輸延遲時間長。 并且，這可以通過使用冗余串聯(lián)端接傳輸線來克服。
4.無端接傳輸線
如果線路延遲時間比信號上升時間短得多，則考慮到往返延遲（信號在傳輸線上進行一個往返的時間），傳輸線可以在沒有串聯(lián)端接或并行端接的情況下使用。無端接線 脈沖信號的上升時間較短，因此無端接線引起的反沖約為邏輯擺幅的 15%。 最大開線寬度約為：
Lmax＜tr/2tpd
其中： tr 是上升時間
tpd是單位線路長度的傳輸延遲時間
5、幾種終止方式的比較
并聯(lián)端子接線和串聯(lián)端子接線都有各自的優(yōu)點。 使用哪一種或兩者都取決于設(shè)計者的愛好和系統(tǒng)要求。 并行端子接線的主要優(yōu)點是系統(tǒng)速度快，信號在線上傳輸不失真。 線路上的負(fù)載既不會影響驅(qū)動線路的驅(qū)動?xùn)艠O的傳播延遲時間，也不會影響其信號邊沿速率，但會減少信號沿線路的傳播延遲時間。 當(dāng)驅(qū)動大扇出時，負(fù)載可以通過分支短截線沿著線路分布，而不必像串聯(lián)終端那樣在線路的終端收集負(fù)載。
串聯(lián)端接方法使電路能夠驅(qū)動多條并行負(fù)載線。 串聯(lián)端子接線的容性負(fù)載引起的延遲時間增量大約是相應(yīng)的并聯(lián)端子接線的兩倍，而短線是由容性負(fù)載引起的。 邊沿速率減慢串聯(lián)和并聯(lián)電路圖和實物圖，驅(qū)動?xùn)艠O的延遲時間減少，串聯(lián)端子布線的噪聲比并聯(lián)端子布線的噪聲小。 主要原因是沿串聯(lián)端子接線傳輸?shù)男盘柗葍H為邏輯擺幅的一半。 因此，開關(guān)電壓僅為并聯(lián)端開關(guān)電壓的一半，信號能量小、噪聲小。
制作PCB時，選擇雙面板還是多層板取決于最高工作頻率、電路系統(tǒng)的復(fù)雜程度以及裝配密度的要求。 當(dāng)時鐘頻率超過時最好使用多層板。 如果工作頻率太高，最好采用聚四氟乙烯作為介質(zhì)層的印刷電路板，因為它的高頻衰減更小，寄生電容更小，傳輸速率更快。 大而低幀率，印刷電路板的布線需要遵循以下原則：
(1) 所有平行信號線之間的距離應(yīng)盡可能大，以減少噪聲。 如果有兩條信號線距離較近，最好在兩條線之間走一條接地線，可以起到屏蔽作用。
(2)設(shè)計信號傳輸線時，應(yīng)避免急轉(zhuǎn)彎，以防止傳輸線特性阻抗突然變化而引起反射，并盡可能設(shè)計成一定規(guī)格的均勻弧線。
(3)根據(jù)上述微帶線和帶狀線的特性阻抗估算公式可以估算出印制線的長度。 印刷電路板上微帶線的特性阻抗通常在50～120Ω之間。 為了獲得大的特性阻抗，線寬必須做得很窄，但要做到很細(xì)的腰線卻并不容易。
考慮到各種激勵因素，通常選擇68Ω左右的阻抗值比較合適。 由于68Ω的特性阻抗，可以實現(xiàn)延遲時間和幀率之間的最佳平衡。 50Ω的傳輸線會消耗更多的功率； 較大的阻抗仍可降低功耗，但會增加傳輸延遲時間。
因為負(fù)線電容會導(dǎo)致傳輸延遲時間的減少和特性阻抗的降低。 但特性阻抗很低的線段單位寬度的固有電容較大，因此傳輸延遲時間和特性阻抗受負(fù)載電容的影響較小。 正確端接的傳輸線的一個重要特征是短截線中的單個延遲時間應(yīng)該幾乎沒有影響。 當(dāng)Z0為50Ω時。 短枝的粗細(xì)必須限制在2.5厘米以內(nèi)。 以免出現(xiàn)大量響鈴。
(4) 對于雙面板（或六層四層線）。 電路板兩側(cè)的線路應(yīng)相互垂直，避免互感和主流。
(5)如果印制板上有電壓較大的元件，如保險絲、指示燈、揚聲器等，最好將它們的相線分開，以減少相線上的噪聲。 該線應(yīng)連接到插板和背板上的獨立接地總線，但這條獨立的相線也應(yīng)連接到整個系統(tǒng)的接地點。
(6)如果板上有小信號放大器，放大前的弱信號線應(yīng)遠離強信號線，但布線應(yīng)盡可能短，如有可能，應(yīng)用屏蔽線屏蔽。相線。